孙德鹏，男，工学博士，华山准聘副教授/副研究员，硕士生导师，杭州研究院常驻教师，研究方向为混合信号集成电路设计，主攻高性能时钟芯片设计。

    近年来主持国家自然科学基金青年项目、浙江省自然科学基金项目、概念验证基金、企业横向项目等，以骨干身份承担国家重点研发计划青年科学家项目、JCJQ课题等，此外还参与了教育部联合基金面上项目、国家自然科学基金面上项目等，在研经费充足，每年可提供多次流片机会，支持每位学生完成1-3次芯片全流程工作。欢迎性格开朗、积极向上，对集成电路设计有兴趣的同学报考。

    在IEEE ISSCC、 CICC、JSSC、TMTT、TCAS-I等国际高水平期刊/会议上发表论文20余篇，担任IEEE TMTT、TCAS-I、TCAS-II、 TMTT、MEJ等国际期刊的审稿人，授权或申请国家发明专利20余项，获得2024年陕西省技术发明二等奖。

 

主要研究方向：

  分数/整数锁相环

  时钟数据恢复电路

  啁啾信号发生器

  数字化时钟等

招生方向

硕士研究生：电子信息-集成电路工程（2027年保研招生中，不海不鸽，先到先得，不接受多学校申报、跑路人员和躺平工作者）

长期招收各类硕士生、博士生，联系方式：sundepeng@xidian.edu.cn

 代表性论文：

   F. Bu, D. Sun*, D. Zeng, Y. Gao,  B. Wang, H. Xu, Z. Dong, X. Zhao, H. Xu, N. Yan, R. Ding, S. Liu, Z. Zhu, An Ultra-low-jitter Sampling-Filter-Based Charge-Pump PLL with Resistive-Discharge Time-Amplifying Phase Frequency Detector and Series-Resonance VCO[J]. IEEE Journal of Solid State Circuits, 2026.

   D. Sun, Y. Zhu, D. Zeng, Y. Gao, F. Bu, B. Wang, H. Xu, N. Yan, R. Ding, S. Liu*, Z. Zhu, A 0.65V 10-to-21.5GHz Time-amplifying-based Sampling PLL Achieving 41.3-67.3fs jitter and -255dB Peak FoMT[C]. 2026 IEEE Custom Integrated Circuits Conference (CICC), Seattle, WA, USA, 2026.

   F. Bu, D. Sun*, G. Wang, Z. Li, Z. Shu, B. Wang, H. Xu, N. Yan, R. Ding, S. Liu, Z. Zhu, A 10GHz Double-Edge Sampling PLL with 12.8fsrms Jitter and -257.8dB FoMJ in 65nm CMOS Process[C]. 2026 IEEE Custom Integrated Circuits Conference (CICC), Seattle, WA, USA, 2026.

   D. Sun, F. Bu, Q. Ye, S. Li, Y. Gao, B. Wang, H. Xu, N. Yan, S. Liu*, Z. Zhu, A 13GHz Charge-Pump PLL Achieving 15.8fs_rms Integrated Jitter and -98.5dBc Reference Spur[C]. 2025 IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, CA, USA, 2025, 68:344-346.

   Y. Gao, D. Sun*, C. Gu, F. Bu, B. Wang, R. Zhou, Z. Dong, X. Zhao, T. Zhang, R. Ding, S. Liu, Z. Zhu, A Low-Noise Class-F₂₃ VCO With Harmonic Resonance Expansion and 2^nd/3^rd-Harmonic Outputs for Multiband mm-Wave Applications[J], IEEE Transactions on Circuits and Systems I: Regular Papers,  2025, 72(11): 6679 – 6690.

   F. Bu, R. Ding, D. Sun*, R. Wang, Y. Gao, Z. Dong, L. Chen, X. Zhao, S. Liu*, Z. Zhu, A 28-GHz 36.75-fs_rms-Jitter Single-Stage Differential Sampling PLL With Accelerated Slide Locking and Sampling Voltage Shift Technique[J], IEEE Transactions on Microwave Theory and Techniques, 2025, 73(9): 6466 – 6476.

   F. Bu, R. Ding*, D. Sun*, G. Wang, Y. Gao, R. Zhou, X. Zhao, L., S. Liu, Z. Zhu, A 7.4–9.2-GHz Fractional-N Differential Sampling PLL Based on Phase-Domain and Voltage-Domain Hybrid Calibration[J],  IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2025, 33(5), 1442-1446.

  G. Wang, R. Ding, D. Zeng, F. Bu, Y. Gao, D. Sun*, S. Liu. Design and analysis of an ultra-wideband quad-mode quad-core oscillator with mode ambiguity elimination[J], Microelectronics Journal, 2025, 106767.

（备注：* 通讯作者）

团队信息：模拟集成电路与系统教育部重点实验室

实验室主任：朱樟明教授

国家自然科学基金创新研究群体牵头人（2020）、国家杰出青年科学基金（2016）、教育部特聘教授（2018）、国家WR领军人才（2017）、中国教师发展基金委首届卓越青年研究生导师奖励基金（2023）、国家优秀青年科学基金（2013）、教育部新世纪优秀人才